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ディジタル集積回路の設計と試作 利用可

浅田邦博／編 -- 培風館 -- 2000.6 -- 549.7

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所蔵館 所蔵場所 請求記号 資料コード 資料区分 帯出区分 状態
鳥取県立 書庫 549.7/ﾃｲｼ/一般Ｈ 114350278 一般 利用可

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タイトル ディジタル集積回路の設計と試作
書名ヨミ ディジタル　シュウセキ　カイロ　ノ　セッケイ　ト　シサク
著者名 浅田邦博 ／編, 越智裕之 ／著, 池田誠 ／著, 小林和淑 ／著, ＶＤＥＣ ／監修  
著者ヨミ アサダ，クニヒロ , オチ，ヒロユキ , イケダ，マコト , コバヤシ，カズトシ , トウキョウ　ダイガク　ダイキボ　シュウセキ　システム　セッケイ　キョウイク　ケンキュウ　センター  
出版者 培風館  
出版年 2000.6
ページ数等 １４１ｐ
大きさ ２７ｃｍ
内容細目 索引あり
一般件名 集積回路  
ISBN 4-563-03547-5
問合わせ番号（書誌番号） 1100811517
NDC8版 549.7
NDC9版 549.7
内容紹介 ＬＳＩ設計はかつての図面をもとにした設計から、ハードウェア記述言語（ＨＤＬ）を用いたプログラミング感覚で行われるものに様変わりし、生産性の向上と設計資産活用という概念を生んだ。本書は代表的なＨＤＬの一つである、Ｖｅｒｉｌｏｇ‐ＨＤＬを用いた、ディジタル集積回路設計の入門書である。ディジタル回路の基本を述べ、Ｖｅｒｉｌｏｇ‐ＨＤＬの基本を例を交えて丁寧に解説している。シミュレーション検証の方法、論理合成を効率よく利用するためのコーディング技術、具体的設計例としての電卓の設計と、設計したディジタル回路を実チップに仕上げる具体的手順を述べた。

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内容一覧

タイトル 著者名 ページ
第１章　序章
第２章　初めてのＶｅｒｉｌｏｇ‐ＨＤＬ
第３章　Ｖｅｒｉｌｏｇ‐ＨＤＬの文法
第４章　合成可能な記述の書き方
第５章　電卓の設計
第６章　電卓の周辺回路の設計
第７章　セルベース　ゲートアレイ方式のマッピング

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